40年間を半導体製造業界で過ごしてきた経験から、2023年から投資狂騒曲状態に陥っている半導体ビジネスについて述べさせていただきたいと思います。 尚、僭越ではありますが、議論の評価対象としてラピダスを例に議論させていただきます。

１．コストとの闘いに勝てるのか？ 

1.1　微細化の追求は半導体製造の生命線　

半導体ビジネスを推進するためには、基本的にはコスト対策がすべてと言って過言ではありません。一枚のウェハー上で何個のチップを形成出来るのかが最大の関心事であります。日本政府が半導体製造の復権を掛けて進めているラピダスでは、2ナノの半導体製造を目指すとしております。専門でない方に解説させていただくと、２ナノとは、1メートルの10億分の2、１ミリの千万分の2という非常に小さい長さを示します。別に言い換えますと、原子が20個分の大きさを意味します。半導体製造の会社が声高に主張しているこの数字は、製造する半導体製品に使われる最小の線幅を意味しています。また、最小線幅は、トランジスタを駆動するゲートの幅を指すことが多く、即ち、トランジスタの性能の高さを示すと言っても良いでしょう。即ち、ゲート長が短いほど、トランジスタは高速にスイッチングでき、消費電力を抑えることが可能です。また、ゲート長が短いと、同じ面積内により多くのトランジスタを配置できるため、集積度が向上します。この最小線幅は、40年前には、１ミクロンレベルでしたので、２ナノメータと申しますと500分の１となり、40年前と単純の同じ半導体を作った場合、同じウェハー上で2.5万倍の個数が作れてしまう計算になります。当時でもウェハー１枚当たり数百個の半導体を製造していましたから、単純計算にしますと、一枚当たり千万レベルの個数が作れる計算になります。当時のウェハー一枚の売り上げが１万円であるとすると、これも単純計算では１千億円の売り上げが立ってしまいます。実際には、ミクロンとナノレベルでは、制約条件が異なってきますので、この様に単純にはいきませんことをお断り申し上げます。申し上げたかったのは、最小線幅を求めるということは、売り上げ＝コストに直結するからと言い換えることも出来ます。同じ性能の半導体であれば、10％でも20％でもチップサイズを小さくして、一枚のウェハーから取得出来るチップ数を多くして、コストを削減することが至上課題です。特に、メモリー半導体は、１ギガ（G）とか５Gとかのメモリー容量で製品価値が決定されてしまいますので、同一容量の製品では、チップサイズの勝負ということになってしまいます。ということから、画期的な微細化が追求できない現在では、ちょっとずつ、数パーセントの刻みでチップサイズの縮小を繰り返しているのが現状です。正に血のにじむ様な努力が行われています。例えば、ラピダスが成功裏に２ナノの半導体チップを製品化したとしても、強力な競争相手であるTSMCや三星は、対抗策として1.9ナノのデバイスを製品化するでしょう。圧倒的な生産規模を誇るTSMCで、間接的な固定費が生産規模で小さく出来るメリットと戦う術が、ラピダスにはあるのでしょうか？　大きな疑問が残ります。下の表は、2ナノを中心に寸法が±10％の変化があった場合にウェハー当たりの取得チップ数が変化することにより、ウェハー当たりの売り上げ及びライン当たりの売り上げ高の変動を推定したものです。前提は、チップ単価を２千円、ラインへの出荷枚数を１万6,700枚としております。出来る製造ルールが10％変化することにより、売り上げが20％程度変化、反対にコストも同じように変動してしまうと言うことになります。 

1.2　歩留まりという課題を解決できるリソースは？